end
a=A.new
puts "#{a.class}"
puts "#{a.class.class}"
输出结果:
A
Class
所以a.class可以取得a的类的名称
verilog在调用模块的时候（也称模块实例化），信号端口可以通过位置或名称关联，其形式如下面的例子：module and （C，A，B）；
input A，B；
output C；
...
endmodule
and A1 (T3, A1, B 1)//A1为调用and这个模块的一个加法器，在对A1进行实例化时采用位置关联，T3对应输出端口C，A对应A1，B对应B1。
and A2（.C（T3），.A（A2），.B（B2））；//在对A2实例化时采用名字关联，C是and 器件的端口，其与信号T3相连，A对应A2，B对应B2
